1) blocky crystal
等积形晶体
2) isometry surface deformation
等体积表面形变
3) isothermal bulk forming
等温体积成形
1.
Simulation of magnesium alloy isothermal bulk forming for nail gunshot machine cover
镁合金射钉枪端盖等温体积成形的数值模拟
4) constant volume deformation
等积形变
5) equiaxed crystal
等轴晶体
6) cell volume
晶胞体积
1.
2%, the cell volume will contract by entering Ce~(4+) into the A-site of the samples with single perovskite phase, while the cell volume will expand by entering Ce~(4+) into B-site.
样品介电常数随Ce4+含量的增加先增大,后减小,介电常数的增大是由于晶胞体积的收缩以及相对密度的增大;减小则是由于Ce4+的半径(0。
2.
The samples obtained were then charged and discharged for 100 cycles to determine their maximum discharge capacity Cmax, and cell volumes Vcell of some alloys were measured.
制备了6个系列通式为A_αA_(1-α)B_5的RE(NiCoMnTi)_5贮氢电极合金(其中,A_αA_(1-α)为La,Ce,Pr,Nd 4个元素中任意2个的组合),测定了它们在100次循环中的最大放电容量C_(max)及部分合金的晶胞体积V_(cell),结果表明:C_(max)主要由V_(cell)决定,C_(max)先随V_(cell)的增大而增加,在V_(cell)≈85。
3.
With increasing dopant content, their lattice constants and cell volume decrease, average valence of Mn increases, and initial specific capacity in 4 V range decreases.
讨论了掺杂对尖晶石高电位 (>4 5V)区容量的影响 :掺杂后的尖晶石锂锰氧化物仍保持尖晶石结构 ,但与未掺杂的尖晶石锂锰氧化物相比 ,它的晶胞常数减小 ,晶胞体积收缩 ;锰元素的平均化合价升高 ;4V区的初始容量减小 ;循环稳定性明显增加。
补充资料：晶体管-晶体管逻辑电路
| 晶体管-晶体管逻辑电路 transistor-transistor logic 集成电路输入级和输出级全采用晶体管组成的单元门电路。简称TTL电路。它是将二极管-晶体管逻辑电路（DTL）中的二极管，改为使用多发射极晶体管而构成。TTL电路于1962年研制成功，基本门电路的结构和元件参数，经历了3次大的改进。同DTL电路相比，TTL电路速度显著提高，功耗大为降低。仅第一代TTL电路产品，就使开关速度比DTL电路提高5～10倍。采用肖特基二极管的第三代TTL电路，开关时间可缩短到3～5纳秒。绝大部分双极型集成电路，都是TTL电路产品。 |
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参考词条