1) QC-LDPC code decoder
QC-LDPC码译码器
2) QC-LDPC codes
QC-LDPC码
1.
The simulation results and analysis indicate that such construction algorithm is of the advantages as follows: The performance of irregular QC-LDPC codes constructed by the proposed methods in the paper not only be better than the regular QC-LDPC codes by the direct construction algorithm,but also be closed to the random-like LDPC codes;They have lower error floors compare with the random-lik.
仿真结果及分析表明该方法构造的非规则QC-LDPC码具有如下优点:性能优于直接构造的规则QC-LDPC码且可与随机构造的非规则码的性能相媲美;与随机构造的非规则码的误码率、误帧率相比具有较低的地板效应;由于具有准循环结构,因而可实现线性编码;掩盖技术克服了随机构造中长码长的非规则LDPC码时搜索时间较长的缺陷。
2.
This paper presents a decoding method for regular QC-LDPC codes.
针对一类规则QC-LDPC码,提出一种高效的Log-BP译码方法,通过矩阵分裂,将原监督矩阵分裂成多个小矩阵,将原本的校验节点更新运算拆分成多次处理,以降低log-BP迭代运算的复杂度,给出该方法的迭代运算顺序。
3.
This paper designs a kind of circulant-shift permutation matrix called Q matrix,replacing identity matrix I as partitioned matrix,which fills in parity-check matrix H to form irregular QC-LDPC codes,based on the integration of 4G and WiMAX in technology.
16e标准推荐的由单位置换矩阵I构造的不规则QC-LDPC码,构造循环移位置换矩阵Q取代I矩阵填充奇偶校验矩阵H,仿真实验表明由Q矩阵取代I矩阵,能在一定程度上改善不规则QC-LDPC码的性能。
3) QC-LDPC code
QC-LDPC码
1.
Since the parity-check matrix of the QC-LDPC code is composed of blocks of circulant matrices,the required memory for storing it can be significantly reduced,compared with randomly constructed LDPC codes.
另外,该文提出一种分析QC-LDPC码二分图中短长度环分布情况的方法,并且给出了相应的不含长为4环QC-LDPC码的构造方法。
2.
Moreover,when dimension of the extended matrix of the parity check matrix of a QC-LDPC code is a prime number,approaches fo.
该方法通过用多项式来表示QC-LDPC码中的循环扩展矩阵,大大地降低了需要计算矩阵逆阵的维数。
4) LDPC decoder
LDPC译码器
1.
With the development of LDPC algorithm which has a hardware-friendly trend, the VLSI realization of LDPC decoder is becoming ever the focus of researchers.
随着LDPC译码算法领域的研究日趋成熟和越来越易于硬件实现的发展趋势,LDPC译码器的VLSI实现才逐渐成为研究者关注的焦点。
6) quasi-cyclic LDPC (QC-LDPC) codes
拟循环LDPC码(QC-LDPC码)
补充资料：译码器
译码器
decoder
ylmoq!译码器(decoder)将每一个输人代码转换为另一个对应的输出代码，即完成翻译代码工作的组合逻辑电路。它常用在数字显示电路中。 图1是一个2线一4线译码器的逻辑图，AIA。是输人代码，Y3、YZ、Yl、Y。是输出代码。由表1可见，当A:、A。为任一代码时，Y3、YZ、Y卜Y。均给出一个对应的代码。而且，由于每个输出代码中仅有一位是1，因而可以分别用每根线的输出1状态作为一个输人代码的译码输出。 图12线一4线译码器的逻辑图 图1中的S端是附加控制端，S一1时译码器工作，S一。时译码器被禁止工作，每个输出端都停留在逻辑。状态。如果把S作为数据输人端，A:、A0作为地址输人端，则此电路又是一个多路分配器。 表1图i电路的功能表┌───┬──────┐│AIA。 │Y3 YZ YIY。 │├───┼──────┤│00 │0 0 01 │├───┼──────┤│01 │0 0 10 │├───┼──────┤│1O │0 1 00 │├───┼──────┤│11 │1 0 00 │└───┴──────┘ 在有些译码器中，每个输出代码中可能不止一位是1，常见的七段字形译码器就是一例。图2是七段字形译码器的符号，表2是它的功能表。从表2中可以看到，输人代码A3A:AIA。的。。。。一1001状态分别表示十进制数的O一9，输出代码的a、b、e、d、e、f、g分别控制着七段字符显示器(见图3)的一段。例如当A。AZAIA。=o一01(表示十进制的5)时，输出代码abedefg=10一2011，即a、C、d、f、g为1，于是对应的各段被点亮，在显示器上显示出5的字形。
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参考词条