1) RS coding and decoding
RS编码器及译码器
1.
Application background of RS coding and decoding of Meteorological Satellite Data Transmission is introduced in this paper.
介绍了气象卫星数据传输中RS编码器及译码器的应用背景,同时给出了数据传输的主要技术要求,数据传输中采用的交错深度为4的RS编码器及译码器的设计原理。
3) RS(31,15)encoder and decoder
RS(31,15)编译码器
4) Reed-Solomon decoder
RS译码器
1.
The design of pipelined errors-and-erasures correcting Reed-Solomon decoders and its implementation;
流水线纠错纠删RS译码器的设计和实现
2.
The Modifi ed Euclidean (ME) algorithm and the VLSI implemented of Reed-Solomon decoder based on the algorithm are described in detail.
以数字电视广播(DVB)标准中定义的RS(204,188)译码器为例,详细介绍了改进的欧几里德(ME)算法及以此算法为基础的RS译码器的超大规模集成电路VLSI实现,采用了流水线结构,对译码器的各个模块进行了分析和建模。
3.
A Reed-Solomon decoder IP soft core is designed and simulated by using the Xilinx Foundation Series3.
1i集成设计环境完成了对该RS译码器各种验证,并用XC9572PC84可编程逻辑芯片验证了该IP软核的正确性。
5) RS decoder
RS译码器
1.
RS(255,223) decoder proposed in this paper used Modified Euclidean Algorithm(MEA), introduced a design and hardware circuit solution of RS decoder on FPGA.
本文所研究的RS(255,223)译码器采用修正的Euclid译码算法(MEA),介绍了一种基于FPGA的RS译码器的设计和硬件电路实现方案。
2.
It introduces the Modified Euclidean (ME) algorithm and the design and implementation of the RS decoder which is based on this algorithm in detail.
详细介绍了改进的欧几里德(ME)算法及以此算法为基础的RS译码器的设计与实现,采用了流水线结构,对译码器的各个模块进行了分析和建模,并由EDA工具完成了设计的逻辑功能的验证和电路结构的综合,在FPGA上进行了实现,从而完成了整个RS译 码器的Top-Down设计。
3.
A design scheme of high-speed pipelined RS decoder is presented.
提出了一种高速流水线型RS译码器的实现方案。
6) RS encoder
RS编码器
1.
Design and Implementation of High speed RS Encoder;
高速RS编码器的设计与实现
2.
A RS encoder with a varied parameter of code and rectified ability is proposed in this paper.
文中提出一种可变参数,纠错能力可调的连续输入的RS编码器。
3.
And implement and validate it by designing a RS encoder.
在分析当前系统级芯片设计方法的基础上,提出了目前新型系统级IC设计语言System C及其平台的设计思想及设计流程,并以具体项目RS编码器来实现和验证。
补充资料：译码器
译码器
decoder
ylmoq!译码器(decoder)将每一个输人代码转换为另一个对应的输出代码，即完成翻译代码工作的组合逻辑电路。它常用在数字显示电路中。 图1是一个2线一4线译码器的逻辑图，AIA。是输人代码，Y3、YZ、Yl、Y。是输出代码。由表1可见，当A:、A。为任一代码时，Y3、YZ、Y卜Y。均给出一个对应的代码。而且，由于每个输出代码中仅有一位是1，因而可以分别用每根线的输出1状态作为一个输人代码的译码输出。 图12线一4线译码器的逻辑图 图1中的S端是附加控制端，S一1时译码器工作，S一。时译码器被禁止工作，每个输出端都停留在逻辑。状态。如果把S作为数据输人端，A:、A0作为地址输人端，则此电路又是一个多路分配器。 表1图i电路的功能表┌───┬──────┐│AIA。 │Y3 YZ YIY。 │├───┼──────┤│00 │0 0 01 │├───┼──────┤│01 │0 0 10 │├───┼──────┤│1O │0 1 00 │├───┼──────┤│11 │1 0 00 │└───┴──────┘ 在有些译码器中，每个输出代码中可能不止一位是1，常见的七段字形译码器就是一例。图2是七段字形译码器的符号，表2是它的功能表。从表2中可以看到，输人代码A3A:AIA。的。。。。一1001状态分别表示十进制数的O一9，输出代码的a、b、e、d、e、f、g分别控制着七段字符显示器(见图3)的一段。例如当A。AZAIA。=o一01(表示十进制的5)时，输出代码abedefg=10一2011，即a、C、d、f、g为1，于是对应的各段被点亮，在显示器上显示出5的字形。
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参考词条