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1)  LDPC code decoder
LDPC码译码器
2)  LDPC decoder
LDPC译码器
1.
With the development of LDPC algorithm which has a hardware-friendly trend, the VLSI realization of LDPC decoder is becoming ever the focus of researchers.
随着LDPC译码算法领域的研究日趋成熟和越来越易于硬件实现的发展趋势,LDPC译码器的VLSI实现才逐渐成为研究者关注的焦点。
3)  QC-LDPC code decoder
QC-LDPC码译码器
4)  LDPC Encoding and Decoding
LDPC编译码
5)  LDPC decoder
LDPC解码器
1.
In this paper,the performance of decoding algorithms is analyzed for the hardware implementation of Low Density Parity Check(LDPC) code,Offset Min-itecture based on partially parallel mode is proposed for Quasi-Cyclic(QC) LDPC code,and LDPC decoder using this architecture for WiMAX is implemented on FPGA.
提出一种基于部分并行方式的准循环LDPC解码器结构,在FPGA上利用该结构成功实现了WiMAX标准中的LDPC解码器。
2.
To get the accurate LDPC decoder power analysis, large numbers of random input vectors should be simulated on gate-level, which consumes a lot of time.
精确评估LDPC解码器在不同信噪比下的功耗需要在门级仿真大量的随机输入向量,以致耗费大量时间。
6)  LDPC encoder
LDPC编码器
补充资料:译码器


译码器
decoder

  ylmoq!译码器(decoder)将每一个输人代码转换为另一个对应的输出代码,即完成翻译代码工作的组合逻辑电路。它常用在数字显示电路中。 图1是一个2线一4线译码器的逻辑图,AIA。是输人代码,Y3、YZ、Yl、Y。是输出代码。由表1可见,当A:、A。为任一代码时,Y3、YZ、Y卜Y。均给出一个对应的代码。而且,由于每个输出代码中仅有一位是1,因而可以分别用每根线的输出1状态作为一个输人代码的译码输出。 图12线一4线译码器的逻辑图 图1中的S端是附加控制端,S一1时译码器工作,S一。时译码器被禁止工作,每个输出端都停留在逻辑。状态。如果把S作为数据输人端,A:、A0作为地址输人端,则此电路又是一个多路分配器。 表1图i电路的功能表┌───┬──────┐│AIA。 │Y3 YZ YIY。 │├───┼──────┤│00 │0 0 01 │├───┼──────┤│01 │0 0 10 │├───┼──────┤│1O │0 1 00 │├───┼──────┤│11 │1 0 00 │└───┴──────┘ 在有些译码器中,每个输出代码中可能不止一位是1,常见的七段字形译码器就是一例。图2是七段字形译码器的符号,表2是它的功能表。从表2中可以看到,输人代码A3A:AIA。的。。。。一1001状态分别表示十进制数的O一9,输出代码的a、b、e、d、e、f、g分别控制着七段字符显示器(见图3)的一段。例如当A。AZAIA。=o一01(表示十进制的5)时,输出代码abedefg=10一2011,即a、C、d、f、g为1,于是对应的各段被点亮,在显示器上显示出5的字形。
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参考词条