1) modified Booth encoding
改进Booth编码
2) Modified Booth encoder
改进的Booth编码
1.
To shorten the critical path in the multiplier, we use the Modified Booth encoder technology and a new method which adds special Partial-Product in adder-array to avoid the sign-bit extension and the add operation in the Partial-Product generation unit.
本文介绍一个高性能的 17位乘 17位加 4 0位的乘加单元 (MAC)的设计 ,通过将被加数作为乘法器的一个部分积参与到部分积加法阵列中来完成整个乘加运算 ,大幅度地提高了MAC单元的性能 ,在乘法器的设计中采用了改进的Booth编码技术 ,并且通过添加特定的部分积来避免部分积的符号位扩展和部分积产生单元中的加法操作 ,缩短了乘法器中关键路径的长度 ,最后利用HDL对设计进行描述 ,结合ASIC工艺库进行了综合以及资源和时延分
3) Improved Low Power Booth Encoder
改进低功耗Booth编码
4) Booth encoding
Booth编码
1.
The multiplier adopts user-defined 26-bit floating point data format,improved Booth encoding and Wallace tree integrated by CSA and 4-2 compressor,and fast rounding-method based on prediction and selection in the mantissa normalization,thus optimizing its performances.
该文设计的适合于在FPGA中实现的乘法器结构,采用自定义的26位浮点数据格式,利用改进的基4Booth编码方式,以及CSA和4-2压缩器综合的Wallace树形结构,在尾数的舍入中应用基于预测和选择的快速舍入方法,优化了乘法器的性能。
2.
Algorithm of blakley based on booth encoding and sign estimation technology was analyzed and improved.
根据两位的Booth编码技术和符号预测技术,针对Blakley模乘算法进行了分析和改进,采用了一种理想的适合于硬件实现的算法。
3.
By using a structure of 4:2 column compression trees with the modified Booth encoding, the speed of the multipliers is improved and the power of the system is reduced.
通过采用改进Booth编码的树状4:2列压缩结构,提高了乘法器的速度,降低了系统的功耗,且结构更规则,易于VLSI实现。
5) Booth encode
Booth编码
1.
This paper presents a new multiplier, which makes use of modified signed/unsigned Booth encoder, Wallace Tree and carry look-ahead adder.
提出了一种综合使用改进后的Booth编码算法、Wallace树形结构、先行进位加法器 ,利用HDL进行RTL级的高速运算的乘法器的设计。
6) Booth recoder
Booth编码器
补充资料：改进
改变旧有情况，使有所进步：～工作ㄧ操作方法有待～。
说明：补充资料仅用于学习参考，请勿用于其它任何用途。
参考词条