1) digital hysteresis
数字滞环
2) digital control/hysteresis control
数字控制/滞环控制
3) LL-DPLL
超前滞后型数字锁相环
1.
This paper gives a introduction to the composing and principle of lead-lag Digital Phase Locked Loop(LL-DPLL),and discuss how to use VHDL language to design this system.
本文分析了超前滞后型数字锁相环(LL-DPLL)的基本组成和工作原理,用VHDL语言对该系统进行了设计,给出了数字锁相环电路3个主要模块的设计方法及仿真结果,得到了该系统的顶层电路,最后根据整个系统的仿真结果分析了系统的稳态性能。
4) digital delay lock loop
全数字超前-滞后环
5) Lead-lag digital phase-locked loop
超前-滞后型数字锁相环
1.
This paper introduces the principle of traditional Lead-lag digital phase-locked loop (LL-DPLL).
介绍了传统的超前-滞后型数字锁相环提取位同步信号的原理,提出了一种改进的简单快速的位同步FPGA实现方法,该方法首先在输入码元出现的半周期内得到码元与位同步信号的相位差,在附加门、扣除门的有效时间内,该相位差控制附加、扣除脉冲的个数,使输入码元与位同步信号快速达到同步。
6) hysteresis function
滞环函数
补充资料：腻滞滞
1.形容不爽快。
说明：补充资料仅用于学习参考，请勿用于其它任何用途。
参考词条