1) barrier leakage
势垒漏泄
2) SB S/D
肖特基势垒源/漏
3) drain-induced barrier lowering
漏致势垒降低
1.
Simulated results show that,in long-channel semiconductor devices,the conduction of bulk current changes into a space charge-limited mode due to the increase of drain-source voltage,which is the main reason for the unsaturated output current,and that,in short-channel semiconductor devices,the drain-induced barrier lowering effect should be meanwhile considered.
仿真结果表明:在长沟道器件中,随着漏源电压的增加,体电流的传输机制将转变为空间电荷限制传导,此即为器件中产生不饱和输出电流的主要原因;而在短沟道器件中,还需要同时考虑漏致势垒降低效应的影响。
4) DIBL effect
漏感应势垒降低效应
1.
The surface potential model in the deep submicrometer FD device is presented by introducting some new parameters to describe the DIBL effect.
通过对全耗尽 SOI器件硅膜中的纵向电位分布采用准三阶近似 ,求解亚阈区的二维泊松方程 ,得到全耗尽器件的表面势公式 ;通过引入新的参数 ,对公式进行修正 ,建立深亚微米全耗尽器件的表面势模型 ,能够很好地描述漏感应势垒降低效应 。
5) DIBL
漏致势垒降低效应
6) potential barrier
势垒，位垒
补充资料：pn结势垒（barrierofp-njunction）
pn结势垒（barrierofp-njunction）
pn结的空间电荷区中，存在由n边指向p边的自建电场。因此，自然形成n区高于p区的电势差Vd。相应的电子势能之差即能带的弯曲量qVd称为pn结的势垒高度。pn结的p区和n区的多数载流子运动时必须越过势垒才能到达对方区域，载流子的能量低于势垒高度，就被势垒阻挡而不能前进，这个垫垒叫做pn结势垒。pn结的势垒高度与两边半导体中的杂质浓度及其分布、温度以及半导体材料的禁带宽度Eg有关。除pn结势垒外，还有金属与半导体接触的接触势垒（肖特基势垒）、半导体表面形成的表面势垒等。势垒高度受外加电场的影响，当外加电场削弱势垒区中电场时，势垒降低，载流子容易通过；外加电场加强势垒区的电场时，势垒高度升高，载流子不易通过。利用pn结势垒这一特性可制成整流、检波等多种半导体器件。
说明：补充资料仅用于学习参考，请勿用于其它任何用途。
参考词条